• Опыт разработки RTL от 3 лет
• Знание Verilog/SystemVerilog
• Опыт использования RTL симулятора от 3 лет (any vendor)
• Опыт использования Linux
• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы
• Опыт работы с системами контроля версий
• 
  

Дополнительно приветствуем:

• Знакомство с make и скриптовыми языками (perl/python/tcl/shell)
• Опыт программирования на C/asm
• Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением
• Знакомство с методами формальной верификации, SVA
• Опыт разработки блоков помехоустойчивого кодирования
• Знание стандартов LTE/5G L1
• Опыт разработки и имплементации алгоритмов ЦОС
• Опыт использования Python или MATLAB/Simulink

Департамент разработки процессорных архитектур YADRO ведёт разработку процессорных IP ядер RISC-V для использования в составе серверных, сетевых продуктов, систем хранения данных, планшетов и других устройств.

Основные задачи:

• Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.

Будем рады предложить:

• Стать частью амбициозной продуктовой компании, вносящей вклад в мировое инженерное сообщество, а также ежегодно увеличивающей долю рынка и финансовые показатели;
• Гибридный формат работы: рабочее место в светлом и комфортном офис с открытой террасой в БЦ Riviera по адресу: проспект Победителей, 106, г. Минск + удалённая работа из дома на корпоративном ноутбуке;
• Возможность выбрать удобные начало и окончание рабочего дня;
• Конкурентный уровень заработной платы (готовы по достоинству оценить ваши знания и опыт) + премирование по результатам работы;
• Возможность расти горизонтально и вертикально, а также в зависимости от результатов и интересов перемещаться между проектами и командами.